利用CPU控制FPGA读取脉冲计数器

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[mw_shl_code=applescript,true]/*****************************************************************************
-- pluse_record.v
--
-- Created:  DAVID Li
--
--
-- Revised:  none
-- *****************************************************************************/

`timescale 1ns/10ps

module  pluse_record (
                                                // system signal:low active and clock signal
                                                rst_n,
                                                clk_125m,
                                               
                                                //input
                                                pluse,
                                                cs_n,
                                                rd_n,
                                                addr,

                                                //output
                                                data,
                                                ack
                                                );
                                               
        input                                     rst_n, clk_125m;
        input             pluse, cs_n, rd_n ;
        input        [15:0]            addr ;


        output        [31:0]                data ;
        output                                    ack  ;

  reg            [31:0]                data ;
        reg                                        ack  ;




endmodule




               
       
[/mw_shl_code]