利用CPU控制FPGA读取脉冲计数器
/*****************************************************************************-- pluse_record.v
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-- Created:DAVID Li
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-- Revised:none
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`timescale 1ns/10ps
modulepluse_record (
// system signal:low active and clock signal
rst_n,
clk_125m,
//input
pluse,
cs_n,
rd_n,
addr,
//output
data,
ack
);
input rst_n, clk_125m;
input pluse, cs_n, rd_n ;
input addr ;
output data ;
output ack;
reg data ;
reg ack;
endmodule
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